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搜索资源列表

  1. (Multisim数电仿真指导）半加器和全加器

  2. 教你怎么使用multisim做数电的仿真实验，mlitisim7,multisim8,multisim10都适用。

  3. 所属分类：嵌入式

    • 发布日期：2009-05-23
    • 文件大小：241664
    • 提供者：sillyboy5

  1. VHDL全加器仿真程序代码

  2. 全加器仿真程序代码，本人亲测无毒安全，放心下载使用。

  3. 所属分类：嵌入式

    • 发布日期：2009-05-26
    • 文件大小：626
    • 提供者：yanyinhong

  1. 八位全加器用移位寄存器作的

  2. 八位全加器用移位寄存器作的,采用调用形式写成,

  3. 所属分类：专业指导

    • 发布日期：2009-06-13
    • 文件大小：700416
    • 提供者：nanthen

  1. 8位全加器用8个全加器做的

  2. 8位全加器用8个全加器做的,vhdl程序,包括了整个工程文件

  3. 所属分类：专业指导

    • 发布日期：2009-06-13
    • 文件大小：428032
    • 提供者：nanthen

  1. EDA 小实验程序全加器 ,数据选择器等等十个

  2. 带有详细实验内容如利用EWB软件设计一个“计数、译码、显示”电路，要求用集成电路芯片完成，计数器为12进制；显示用七段数码管。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-18
    • 文件大小：118784
    • 提供者：rhfbipt

  1. 分别使用原理图和VHDL语言输入方法设计8位全加器

  2. 利用EDA-Ⅴ型实验箱，硬件描述语言（VHDL），及MAX-PLUSⅡ软件设计简单的8位全加器，实现功能说明中的要求。

  3. 所属分类：专业指导

    • 发布日期：2009-06-30
    • 文件大小：158720
    • 提供者：poloamor

  1. 组成原理课程设计（16位全加器）

  2. 是关于计算机组成原理的课程设计， 有论文，有截图，有实验结果

  3. 所属分类：专业指导

    • 发布日期：2009-09-11
    • 文件大小：657408
    • 提供者：naf0717

  1. VHDL 四位全加器代码

  2. 这是本人自己写的，能够运行的。用的方法很简单，就是根据自己画的电路图，原图翻译……应给便于理解吧。嘻嘻说实话，难度高的——咱也不会写啊！！！

  3. 所属分类：专业指导

    • 发布日期：2009-09-23
    • 文件大小：184320
    • 提供者：tiantangyijiu

  1. 数值比较电路、四位比较器的级联、半加和全加的概念

  2. 数值比较电路、四位比较器的级联、半加和全加的概念

  3. 所属分类：专业指导

    • 发布日期：2010-03-17
    • 文件大小：1003520
    • 提供者：smartling

  1. 4位全加器的VHDL实现及仿真

  2. 比较简单的一个程序，但是是自己写的，仅供参考

  3. 所属分类：嵌入式

    • 发布日期：2010-04-30
    • 文件大小：39936
    • 提供者：very19890828

  1. 用vhdl实现一位全加器

  2. 大家看看那，好的顶下，这是个不用调用子程序可以实现的

  3. 所属分类：专业指导

    • 发布日期：2010-05-01
    • 文件大小：166912
    • 提供者：cheng_wu

  1. VHDL 一位全加器

  2. EDA技术与VHDL 实验一 一位全加器，含完整实验报告

  3. 所属分类：专业指导

    • 发布日期：2010-06-08
    • 文件大小：72704
    • 提供者：zhixin__3022

  1. VHDL+一位全加器

  2. 程序很简单，比以前上传的要精辟，很好很实用

  3. 所属分类：专业指导

    • 发布日期：2010-06-08
    • 文件大小：20480
    • 提供者：CWH0223

  1. 8位全加器，verilog实现

  2. 8位全加器，实现加法减法。sub为0做加法，sub为1做减法

  3. 所属分类：专业指导

    • 发布日期：2010-08-14
    • 文件大小：2048
    • 提供者：tonypeng030409

  1. VHDL加法器，全加器

  2. VHDL加法器，需要的拿去，全加，书上手打过来的，很辛苦，需要的顶一下吧

  3. 所属分类：其它

    • 发布日期：2010-10-18
    • 文件大小：1024
    • 提供者：ruisheng536

  1. Verilog四位超前进位全加器

  2. 一个用Verilog语言编写的四位超前进位全加器，附带激励模块

  3. 所属分类：专业指导

    • 发布日期：2010-10-24
    • 文件大小：4096
    • 提供者：yuanshenhello

  1. EDA实验报告_序列检测器__七段数码显示译码__数控分频_全加器

  2. EDA实验报告_序列检测器__七段数码显示译码__数控分频_全加器

  3. 所属分类：专业指导

    • 发布日期：2010-12-11
    • 文件大小：1048576
    • 提供者：lapter123456

  1. VHDL 四位全加器

  2. 计算机组成原理实验 全加器的设计 多层次电路设计

  3. 所属分类：专业指导

    • 发布日期：2010-12-23
    • 文件大小：301056
    • 提供者：abelxu19

  1. 4位加法器代码VHDL实现

  2. 4位 全加器 代码 VHDL 实现 全部文件

  3. 所属分类：其它

    • 发布日期：2009-03-11
    • 文件大小：262144
    • 提供者：hongho

  1. 基于Verilog结构化建模的16位的全减器

  2. 代码是基于Verilog结构化建模的16位的全减器； 设计参考本人上传资源中16位全加器设计，16位全减器由4个4位的全减器构成；4位全减器由4个1位的全减器构成；1位全减器由2个半减器和1个异或门构成。

  3. 所属分类：硬件开发

    • 发布日期：2018-07-27
    • 文件大小：2048
    • 提供者：qq_31799983
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