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搜索资源列表

  1. verilog数字密码锁

  2. 用verilog写的密码锁，在quartusII上仿真成功

  3. 所属分类：嵌入式

    • 发布日期：2009-06-04
    • 文件大小：4096
    • 提供者：woshishuji

  1. verilog交通灯

  2. 用verilog写的交通灯模块，在quartusII上仿真正确。

  3. 所属分类：交通

    • 发布日期：2009-06-04
    • 文件大小：15360
    • 提供者：woshishuji

  1. 基于FPGA的直接序列扩频发射机的设计与仿真

  2. 本设计是基于FPGA的直接序列扩频发射机的设计与仿真，底层模块采用Verilog HDL语言描述，顶层采用方框图调用各底层模块，最后的仿真结果通过Matlab仿真画图。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-04
    • 文件大小：413696
    • 提供者：lymhust

  1. 基于FPGA的交通灯控制器

  2. 设计任务 （一）有一条主干道和一条支干道的汇合点形成十字交叉路口，主干道为东西向，支干道为南北向。为确保车辆安全，迅速地通行，在交叉道口的每个入口处设置了红，绿，黄3色信号灯。 （二）要求： （1）主干道绿灯亮时，支干道红灯亮，反之亦然，两者交替允许通行，主干道每次放行55s，支干道每次放行25s。每次由绿灯变为红灯的过程中，黄灯亮5s作为过渡。 （2）能实现正常的倒计时显示功能。 （3）能实现总体清零功能：计数器由初始状态开始计数，对应状态的指示灯亮。 （4）能实现特殊状态的功能显示：进入特

  3. 所属分类：嵌入式

    • 发布日期：2009-06-13
    • 文件大小：858112
    • 提供者：yang2lan

  1. 电路模拟Multisim入门指导

  2. Multisim关于电路建立、元件编辑、仪表使用、仿真分析、HDL使用和报告产生的方法。

  3. 所属分类：嵌入式

    • 发布日期：2009-07-13
    • 文件大小：721920
    • 提供者：yiwei013

  1. Verilog HDL设计练习进阶

  2. 先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后仿真，再独立完成每一阶段规定的练习。当十个阶段的练习做完后，便可以开始设计一些简单的逻辑电路和系统。

  3. 所属分类：嵌入式

    • 发布日期：2009-07-27
    • 文件大小：209920
    • 提供者：hadajiahao

  1. Verilog HDL程序设计与实践--云创工作室编著

  2. 有点大，分为两部分（上和下），还有一个超星阅读器 第1章　EDA设计与Verilog　HDL语言概述 　　1.1　EDA设计概述 　　1.1.1　EDA技术简介 　　1.1.2　EDA与传统电子系统设计方法 　　1.1.3　可编程逻辑器件对EDA技术的要求 　　1.2　Verilog　HDL语言简介 　　1.2.1　硬件描述语言说明 　　1.2.2　Verilog　HDL语言的历史 　　1.2.3　Verilog　HDL语言的能力 　　1.2.4　Verilog　HDL和VHDL语言的比较 　

  3. 所属分类：嵌入式

    • 发布日期：2009-08-04
    • 文件大小：14680064
    • 提供者：kygreen

  1. VHDL语言简介 硬件描述语言：就是可以描述硬件电路的功能、信号的连接关系及定时关系语言。最常用的HDL是VHDL和VerilogHDL

  2. 一、VHDL的发展史 二、VHDL的基本语法 三、VHDL程序的基本结构 四、VHDL的基本描述语句 五、基本逻辑电路设计 六、VHDL仿真与综合

  3. 所属分类：嵌入式

    • 发布日期：2009-08-20
    • 文件大小：225280
    • 提供者：sfhgky

  1. Verilog非阻塞赋值的仿真综合总结

  2. Verilog非阻塞赋值的仿真综合总结，很好的东东哦 HDL入门的必备

  3. 所属分类：嵌入式

    • 发布日期：2009-09-14
    • 文件大小：227328
    • 提供者：wylbxiaoyue

  1. verilog hdl 教程

  2. 硬件描述语言Verilog HDL Verilog HDL是一种用于数字逻辑电路设计的硬件描述语言（Hradware Descr iption Language )，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。 用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。 Verilog HDL 既是一种行为描述语言也是一种结构描述语言。

  3. 所属分类：嵌入式

    • 发布日期：2009-09-24
    • 文件大小：2097152
    • 提供者：lflef

  1. Verilog HDL简明教程

  2. Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 　　Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从

  3. 所属分类：嵌入式

    • 发布日期：2009-11-03
    • 文件大小：162816
    • 提供者：xl520577

  1. 16位源码乘法器的设计源码

  2. 本系统采用verilog硬件开发描述语言，从门级进行搭建十六位原码乘法器，并用modelsim仿真工具对其进行仿真。

  3. 所属分类：嵌入式

    • 发布日期：2009-12-28
    • 文件大小：31272
    • 提供者：guo66liang

  1. QuartuaII的HDL输入设计

  2. QuartuaII的HDL输入设计 涉及计数器设置 怎么仿真等等 对初学者很有帮助

  3. 所属分类：嵌入式

    • 发布日期：2010-01-05
    • 文件大小：735232
    • 提供者：sunjiawei2006

  1. ActiveHDL 8.2u3(特别文件)

  2. ActiveHDL 8.2，可用于HDL仿真，包括流程控制和文件的版本控制

  3. 所属分类：嵌入式

    • 发布日期：2010-03-04
    • 文件大小：20480
    • 提供者：cxq1846

  1. 基于Verilog HDL的DDS设计与仿真

  2. 关于直接数字频率合成的设计以及仿真 直接数字频率合成技术(Direct Digital Synthesize，DDS)是继直接频率合成技术和锁相式频率合成技术之后的第三代频率合成技术。它采用全数字技术，并从相位角度出发进行频率合成。

  3. 所属分类：嵌入式

    • 发布日期：2010-03-19
    • 文件大小：246784
    • 提供者：xiaoxiayaya

  1. 基于Verilog HDL语言的32X8 FIFO设计

  2. 摘要:介绍了FIFO的基本概念、设计方法和步骤,采用了一种新颖的读、写地址寄存器和双体存储器的交替读、写机制,实现了FIFO的基本功能,同时使本32X8 FIFO拥有可同时读、写的能力,完全基于Verilog HDL语言实现了电路功能并应用Synopsys公司的DesignCompiler和VCS对其进行综合、仿真。

  3. 所属分类：嵌入式

    • 发布日期：2010-03-27
    • 文件大小：315392
    • 提供者：ssshenlei

  1. 基于Verilog HDL的SVPWM算法的设计与仿真

  2. 空间矢量脉宽调制算法是电压型逆变器控制方面的研究热点，广泛应用于三相电力系统中。基于硬件的FPGA/CPLD芯片能满足该算法对处理速度、实时性、可靠性较高的要求，本文利用Verilog HDL实现空间矢量脉宽调制算法，设计24矢量7段式的实现方法，对转速调节和转矩调节进行仿真，验证了设计的实现结果与预期相符。

  3. 所属分类：其它

    • 发布日期：2021-01-29
    • 文件大小：600064
    • 提供者：weixin_38726193

  1. ModelSim仿真入门

  2. 严格来讲，FPGA设计验证包括功能仿真、时序仿真和电路验证，它们分别对应整个开发流程的每一个步骤。仿真是指使用设计软件包对已实现的设计进行完整的测试，并模拟实际物理环境下的工作情况。功能仿真是指仅对逻辑功能进行模拟测试，以了解其实现的功能是否满足原设计的要求，仿真过程没有加入时序信息，不涉及具体器件的硬件特性，如延时特性等，因此又叫前仿真，它是对HDL硬件描述语言的功能实现情况进行仿真，以确保HDL语言描述能够满足设计者的最初意图。时序仿真则是在HDL可以满足设计者功能要求的基础上，在布局布线后

  3. 所属分类：其它

    • 发布日期：2021-01-27
    • 文件大小：1047552
    • 提供者：weixin_38626984

  1. HDL设计和验证与System Generator相结合

  2. Xilinx:registered:SystemGeneratoRForDSP是用来协助系统设计的MATLABSimulink模块集。SystemGeneratorforDSP在熟悉的MATLAB环境中引入XilinxFPGA对象，让您能够对设计进行功能仿真，并且使用MATLAB环境对照理想参考结果验证位精度和时序精度模型。这些参考结果可以在MATLAB环境外部生成，也可以在其内部生成，在这两种情况下您均可从MATLAB环境中引用XilinxFPGA硬件平台。 　　SystemGenerato

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：179200
    • 提供者：weixin_38552083

  1. 基于Verilog HDL的UART模块设计与仿真

  2. 摘要：通用异步收发器UART常用于微机和外设之间的数据交换，针对UART的特点，提出了一种基于Ver4log HDL的UART设计方法。采用自顶向下的设计路线，结合状态机的描述形式，使用硬件描述语言设计UART的顶层模块及各个子模块，从而使整个设计更加紧凑、可靠。同时采用参数化的设计方法，增强系统的可移植性。仿真结果表明，该系统可支持标准异步串行传输RS-232协议，可集成到FPGA芯片中使用。 　　随着微机应用和计算机网络的发展，计算机与外界之间的信息交换变得越来越重要，为了保证串行通信的正

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：301056
    • 提供者：weixin_38587509
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