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搜索资源列表

  1. modelism使用教程

  2. ModelSim为HDL仿真工具，我们可以利用该软件来实现对所设计的VHDL或Verilog程序进行仿真，支持IEEE常见的各种硬件描述语言标准。可以进行两种语言的混合仿真，但推荐大家只对一种语言仿真。ModelSim常见的版本分为ModelSim XE和ModelSim SE两种，ModelSim版本更新很快，目前最新版本为5.8版本，该版本支持VHDL的2002标准以及Verilog的2001标准，此外，在该版本的Linux、HP和SUN工作站等平台支持VHDL、Verilog

  3. 所属分类：软件测试

    • 发布日期：2011-11-03
    • 文件大小：588800
    • 提供者：tanchunhua90

  1. FFT64+FPGA+verilogHDL

  2. 流水线方式的FFT实现，边村边读，速度最快，仿真通过！！！，可以作为多点数FFT程序开发的参考~~

  3. 所属分类：其它

    • 发布日期：2011-12-19
    • 文件大小：672768
    • 提供者：yanghe11234

  1. Debussy50 part2

  2. Debussy 是一个用来做信号追踪和观测的HDL代码分析和调试工具软件，弥补ModelSim追踪能力的不足。分3包上传

  3. 所属分类：硬件开发

    • 发布日期：2012-01-04
    • 文件大小：50331648
    • 提供者：jchdvb

  1. Debussy50 part3

  2. Debussy 是一个用来做信号追踪和观测的HDL代码分析和调试工具软件，弥补ModelSim追踪能力的不足。分3包上传

  3. 所属分类：硬件开发

    • 发布日期：2012-01-04
    • 文件大小：34603008
    • 提供者：jchdvb

  1. modelsim使用教程

  2. modelsim使用教程:ModelSim为HDL仿真工具，我们可以利用该软件来实现对所设计的VHDL或Verilog程序进行仿真，支持IEEE常见的各种硬件描述语言标准。可以进行两种语言的混合仿真，但推荐大家只对一种语言仿真。

  3. 所属分类：硬件开发

    • 发布日期：2012-08-26
    • 文件大小：343040
    • 提供者：smnhysyn

  1. ModuleSim_SE_快速入门

  2. ModelSim为HDL仿真工具，我们可以利用该软件来实现对所设计的VHDL或Verilog程序进行仿真，支持IEEE常见的各种硬件描述语言标准。目的是希望看完本章，读者可以简单地使用ModelSim进行仿真

  3. 所属分类：硬件开发

    • 发布日期：2012-08-31
    • 文件大小：583680
    • 提供者：haku19880122

  1. 设计与验证：verilog HDL

  2. 本书以实例讲解的方式对hdl语言的设计方法进行介绍。全书共分9章，第1章至第3章主要介绍了veriloghdl语言的基本概念、设计流程、语法及建模方式等内容；第4章至第6章主要讨论如何合理地使用veriloghdl语言描述高性能的可综合电路；第7章和第8章重点介绍了如何编写测试激励以及verilog的仿真原理；第9章展望hdl语言的发展趋势。

  3. 所属分类：专业指导

    • 发布日期：2012-10-01
    • 文件大小：14680064
    • 提供者：wdz201206245

  1. 王金明--HDL程序设计

  2. 王金明--HDL程序设计，经典程序代码及其仿真.

  3. 所属分类：硬件开发

    • 发布日期：2012-11-09
    • 文件大小：151552
    • 提供者：lqc827168874

  1. 关于Agilent ADS 中的混合仿真器ptolemy的详细使用完全手册，关注ADS-matlab, ADS-HDL cosimulation可以参考。

  2. 关于Agilent ADS 中的混合仿真器ptolemy的详细使用完全手册，关注ADS-matlab, ADS-HDL cosimulation可以参考。

  3. 所属分类：其它

    • 发布日期：2012-11-25
    • 文件大小：1048576
    • 提供者：xingxing09

  1. 南大培训资料-行为级仿真模型建模.ppt

  2. 【知识目标】 （1）了解Verilog HDL语言不可综合行为描述的特点； （2）了解仿真模型和Testbench的概念和作用； （3）掌握各种常用Verilog HDL行为描述方法。 【技能目标】 （1） 熟练应用Verilog行为描述构建仿真模型和Testbench； （2） 熟练构建可进行自动测试的芯片仿真环境。 【重点难点】 （1） 行为级建模与可综合建模的区别与联系； （2） 如何构建可进行自动测试的仿真环境。

  3. 所属分类：硬件开发

    • 发布日期：2013-03-01
    • 文件大小：691200
    • 提供者：zxj344891395

  1. Lattice ispLEVER integration with Aldec Active.doc

  2. Lattice ispLEVER integration with Aldec Active.doc很好的图文教程，教你如何在ISPLEVER中使用ACTIVE HDL来仿真

  3. 所属分类：嵌入式

    • 发布日期：2008-08-31
    • 文件大小：389120
    • 提供者：qian15

  1. 电路计算机辅助设计课件

  2. 对电路仿真基础有小小帮助 外带EDA软件

  3. 所属分类：嵌入式

    • 发布日期：2008-09-11
    • 文件大小：194560
    • 提供者：wangying7097

  1. verilog HDL奇数分频器

  2. 用FPGA实现占空比为50%的方波的奇数分频，语言为verlog HDL，已仿真验证OK

  3. 所属分类：其它

    • 发布日期：2013-10-23
    • 文件大小：330752
    • 提供者：wskwang

  1. 基于状态机设计的交通灯控制程序（Verilog HDL）

  2. 这是一个完整的交通灯控制程序，采用Verilog HDL 完成的设计。整个设计是用Altera 公司的Quartus II软件进行了设计仿真和综合的完整设计

  3. 所属分类：硬件开发

    • 发布日期：2014-01-09
    • 文件大小：312320
    • 提供者：kkkk111

  1. 基于Ve ri l og H DL的FI R数字滤波器设计与仿真

  2. 本文主要分析了FIR数字滤波器的基本结构和硬件构成特点，简要介绍了nR滤波器实现的方式优缺点；结合Ahera 公司的Stratix系列产品的特点．以一个基于MAC的8阶nR数字滤波器的设计为例，给出了使用Verilog硬件描述语言进 行数字逻辑设计的过程和方法。并且在QuartuslI的集成开发环境下编写HDL代码，进行综合；利用QuartusII内部的仿真器 对设计做脉冲响应仿真和验证。

  3. 所属分类：硬件开发

    • 发布日期：2014-01-11
    • 文件大小：174080
    • 提供者：gaoxia729

  1. 用ISE综合的七段数码管的显示工程

  2. 在Xilinx的FPGA上用单口ROM存储八位数据然后在共阳极七段数码管上显示存储的数据的例子。开发环境是ISE，语言是verilog HDL

  3. 所属分类：硬件开发

    • 发布日期：2014-06-01
    • 文件大小：283648
    • 提供者：u011960535

  1. I2C_Master

  2. 用Verilog 编写的I2C MASTER,通俗易懂。通过ISE仿真

  3. 所属分类：硬件开发

    • 发布日期：2014-07-31
    • 文件大小：7168
    • 提供者：lifeice

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：130048
    • 提供者：feng1o

  1. HDL语言的INOUT双向端口仿真暨三态门仿真

  2. testbench编写中双向IO的HDL语言描述

  3. 所属分类：硬件开发

    • 发布日期：2015-07-05
    • 文件大小：513024
    • 提供者：u013832584

  1. Verilog HDL 串入并出转换器

  2. 一个串入并出转换器。输入是8bit数据，输出是32bit数据。给出AMSD图和HDL设计描述。并给出测试脚本和仿真结果。

  3. 所属分类：硬件开发

    • 发布日期：2015-09-02
    • 文件大小：339968
    • 提供者：wdsdpda
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