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搜索资源列表

  1. 基于Vivado的精简指令CPU设计

  2. 利用Xilinx的Vivado套件（包括VivadoHLS）设计的精简指令集CPU架构，里面包含了各个模块所需的仿真文件。下载资源的人需要先了解一下ARM指令集与ARM架构。

  3. 所属分类：硬件开发

    • 发布日期：2015-09-09
    • 文件大小：1001472
    • 提供者：zhxiaoq9

  1. Verilog+HDL+代码风格规范

  2. 本规范内容包括可综合设计规范和仿真验证规范两部分。可综合设计规范是针对逻辑设计代码，适用于RTL的任何一种描述方式（数据流描述，行为描述，门级描述）。仿真验证规范针对Testbench代码。 本规范读者含概FPGA设计人员、验证人员和其他与FPGA开发相关人员。

  3. 所属分类：硬件开发

    • 发布日期：2015-11-23
    • 文件大小：364544
    • 提供者：u010954276

  1. 基于Verilog HDL 设计的多功能数字钟

  2. 本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ4.1 和ModelSim SE 6.0 完成综合、仿真。此程序通过下载到FPGA 芯片后，可应用于实际的数字钟显示中。

  3. 所属分类：硬件开发

  1. modelsim使用

  2. ModelSim为HDL仿真工具，我们可以利用该软件来实现对所设计的VHDL或Verilog程序进行仿真，支持IEEE常见的各种硬件描述语言标准。

  3. 所属分类：硬件开发

    • 发布日期：2016-01-13
    • 文件大小：2097152
    • 提供者：asd_687

  1. 一套cache的Verilog HDL代码

  2. 一套cache仿真Verilog代码，很有用

  3. 所属分类：硬件开发

    • 发布日期：2016-01-19
    • 文件大小：30720
    • 提供者：ldld1717

  1. verilog hdl数字系统设计及仿真—光盘资料，作者于斌

  2. 资料中含有的是书籍《 verilog hdl数字系统设计及仿真》中的所有代码，方便学习者使用quartus II和modelsim联调进行功能和时序仿真。 其中不仅包括常见功能电路的HDL模型代码，如锁存器与触发器、编码器与译码器、寄存器、计数器、分频器、乘法器、存储单元。 同时还有完整设计实例的代码，如异步FIFO、三角函数计算器、简易cpu模型的全部verilog代码。

  3. 所属分类：硬件开发

    • 发布日期：2016-02-10
    • 文件大小：3145728
    • 提供者：lee_shuai

  1. verilog HDL程序设计

  2. 是一本全面介绍数字电路设计的书，以综合的设计为重点，同时对仿真和模拟也做了深入阐述

  3. 所属分类：嵌入式

    • 发布日期：2008-11-18
    • 文件大小：11534336
    • 提供者：hobbye

  1. 从零开始学CPLD和Verilog+HDL编程技术

  2. CPLD是“复杂可编程逻辑器件”的缩写。CPLD可以完成任何数字器件的功能，上至高性能CPU，下至简单的74系列数字电路，都可以用CPLD来实现。CPLD如同一张白纸或昌一堆积木，工程师可以通过传统的原理图输入法或硬件描述语言（如Verilog HDL）自由地设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用CPLD的在线修改能力，随时修改设计而不必改动硬件电路。用CPLD来开发数字电路，使用灵活，设计周期短，费用低，而且可靠性好，承担风险小，因而很快得

  3. 所属分类：讲义

    • 发布日期：2017-06-16
    • 文件大小：33554432
    • 提供者：hutuyi

  1. UART Verilog (串口通信Verilog HDL代码)

  2. UART Verilog HDL代码,经过RTL仿真和FPGA验证。 波特率支持9600~921600等8种,并支持灵活可配。

  3. 所属分类：硬件开发

  1. 从零开始学CPLD和Verilog+HDL编程技术.pdf

  2. CPLD是“复杂可编程逻辑器件”的缩写。CPLD可以完成任何数字器件的功能，上至高性能CPU，下至简单的74系列数字电路，都可以用CPLD来实现。CPLD如同一张白纸或昌一堆积木，工程师可以通过传统的原理图输入法或硬件描述语言（如Verilog HDL）自由地设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用CPLD的在线修改能力，随时修改设计而不必改动硬件电路。用CPLD来开发数字电路，使用灵活，设计周期短，费用低，而且可靠性好，承担风险小，因而很快得

  3. 所属分类：讲义

    • 发布日期：2017-09-21
    • 文件大小：33554432
    • 提供者：dadshajkdaskj

  1. EDA课程设计，完整版，全部验证，带模块图一起顶层链路结构

  2. EDA课程设计，完整版，分模块介绍，有程序，时序图仿真结果。关键程序解释详细

  3. 所属分类：嵌入式

    • 发布日期：2017-10-13
    • 文件大小：329728
    • 提供者：u010094576

  1. SABER反激变换器仿真

  2. 基于SABER的DCDC反激变换器仿真 SABER是美国Analogy公司开发、现由Synopsys公司经营的系统仿真软件，被誉为全球最先进的系统仿真软件，也是唯一的多技术、多领域的系统仿真产品，现已成为混合信号、混合技术设计和验证工具的业界标准，可用于电子、电力电子、机电一体化、机械、光电、光学、控制等不同类型系统构成的混合系统仿真，这也是SABER的最大特点。SABER作为混合仿真系统，可以兼容模拟、数字、控制量的混合仿真，便于在不同层面上分析和解决问题，其他仿真软件不具备这样的功能。 

  3. 所属分类：电信

    • 发布日期：2018-01-01
    • 文件大小：62464
    • 提供者：weixin_41569297

  1. VERILOG Hdl 程序实例2

  2. VERILOG HDL 程序实例，包括HDL 源代码和仿真实例

  3. 所属分类：嵌入式

    • 发布日期：2008-12-23
    • 文件大小：279552
    • 提供者：sczhangxx

  1. Modelsim安装及使用教程

  2. 最简单的modesim后仿真库建立(只要点几下鼠标xilinx) 如图建立一个工程，点击工程选项，出现下面的选项，选好Propertirs选项 选好Propertirs选项 在Target simulator 选择对应的modelsim型号 在language 选择verilog,or VHdl，or all 在simulator path中选择 你所安装的modesim文件下的win32目录 其余选项默认。 右健点击complie hdl simulation libraries 选择运行。

  3. 所属分类：嵌入式

    • 发布日期：2008-12-31
    • 文件大小：101376
    • 提供者：weict123

  1. verilog hdl教程135例.rar

  2. 】4 位计数器的仿真程序 `timescale 1ns/1ns `include "count4.v" module coun4_tp; reg clk,reset; //测试输入信号定义为reg 型 wire[3:0] out; //测试输出信号定义为wire 型 parameter DELY=100; count4 mycount(out,reset,clk); //调用测试对象 always #(DELY/2) clk = ~clk; //产生时钟波形 initial begin //激

  3. 所属分类：嵌入式

    • 发布日期：2009-02-05
    • 文件大小：3145728
    • 提供者：wangqishi

  1. Multisim入门指导

  2. Multisim的入门指导手册，详尽地介绍了在Multisim中建立电路、编辑元件、给电路增加仪表、仿真电路与分析电路、使用HDL、产生报告等完整的使用方法与步骤。

  3. 所属分类：嵌入式

    • 发布日期：2009-02-21
    • 文件大小：721920
    • 提供者：emigrants

  1. modelsim使用教程

  2. ModelSim为HDL仿真工具，我们可以利用该软件来实现对所设计的VHDL或Verilog程序进行仿真，支持IEEE常见的各种硬件描述语言标准。可以进行两种语言的混合仿真，但推荐大家只对一种语言仿真。

  3. 所属分类：嵌入式

    • 发布日期：2009-03-30
    • 文件大小：583680
    • 提供者：hiphyliu

  1. modelsim教程（中文）.

  2. ModelSim为HDL仿真工具，我们可以利用该软件来实现对所设计的VHDL或Verilog程序进行仿真，支持IEEE常见的各种硬件描述语言标准。可以进行两种语言的混合仿真，但推荐大家只对一种语言仿真。

  3. 所属分类：嵌入式

    • 发布日期：2009-03-30
    • 文件大小：706560
    • 提供者：hiphyliu

  1. testbench模板Verilog)(对使用硬件描述语言(HDL)设计的电路进行仿真验证)

  2. testbench模板Verilog)(对使用硬件描述语言(HDL)设计的电路进行仿真验证)

  3. 所属分类：硬件开发

    • 发布日期：2018-05-17
    • 文件大小：9216
    • 提供者：qq_42229253

  1. 反馈清零以及反馈置数计数器（内含Verilog HDL代码及文档）

  2. 任意模值计数器包含反馈清零计数器以及反馈置数计数器等，本文档给出了反馈清零计数器和反馈置数计数器的verilog设计代码以及文档描述，仿真等

  3. 所属分类：硬件开发

    • 发布日期：2018-05-19
    • 文件大小：277504
    • 提供者：reborn_lee
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