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搜索资源列表

  1. 同步复位十位计数器verilog HDL语言程序以及仿真文件下载

  2. 同步复位十位计数器verilog HDL语言程序以及仿真文件下载

  3. 所属分类：嵌入式

    • 发布日期：2009-03-29
    • 文件大小：171008
    • 提供者：moju90

  1. 异步复位十位计数器verilog HDL语言程序以及仿真下载

  2. 异步复位十位计数器verilog HDL语言程序以及仿真下载

  3. 所属分类：嵌入式

    • 发布日期：2009-03-29
    • 文件大小：168960
    • 提供者：dongyang626

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：158720
    • 提供者：ljj0709

  1. Verilog HDL 简明教程

  2. 简介：Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。　　Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期

  3. 所属分类：嵌入式

    • 发布日期：2009-04-12
    • 文件大小：138240
    • 提供者：irisflowers

  1. 《Verilog-HDL实用设计与工程制作》例程

  2. 刘卫玲、常晓明编*的《Verilog-HDL实用设计 与工程制作》从实践的角度出发，全面介绍硬件描述 语言Verilog HDL，通过与具体电路实验的结合，使 读者能够轻松地掌握Verilog—HDL的语法、结构、功 能及简单应用。 全书共分8章，**～5章，通过应用Verilog— HDL描述的各种逻辑电路实例，详细讲解该语言的语 法结构和FPGA的开发流程；第6章，介绍硬件开发应 具备的条件；第7章，讲解数字电路系统的设计思路 ；第8章，通过列举12个简单的应用实例，详细介绍 工程应用系统

  3. 所属分类：制造

    • 发布日期：2018-04-09
    • 文件大小：109051904
    • 提供者：williamanos

  1. 美光ddr2仿真模型

  2. micron的MT47H128M4、MT47H64M8、MT47H32M16 verilog HDL仿真模型

  3. 所属分类：硬件开发

    • 发布日期：2018-06-17
    • 文件大小：36864
    • 提供者：qq_34416078

  1. FPGA后仿真流程

  2. 时序（综合后）仿真 时序仿真将时延考虑进去，包括综合后产生的（与、或、非）门时延，还有布局布线产生的时延。 综合（Synthesize），就是将HDL语言设计输入翻译成由与、或、非门和RAM、触发器等逻辑单元组成的网表。综合后可生成综合后仿真模型（Generate Post-Synthesis Simulation Model）。 综合后，进行ISE的实现（Implement），包括翻译、映射、布局布线。在这三个过程中都可以生成一个仿真模型(翻译和映射不会产生延时，因此常用布局布线后产生的仿真

  3. 所属分类：其它

    • 发布日期：2018-06-21
    • 文件大小：808960
    • 提供者：mapleking1990

  1. sdram verilog 仿真模型

  2. 在使用fpga设计sdram控制器时，可以通过官方的sdram仿真模型对verilog HDL设计的sdram控制器进行仿真，仿真可以得到相应的输出信息，比如初始化进度。本资源为镁光官方的仿真模型，需要修改.vh文件为.h，然后在sdr文件中也把.vh修改成.h，最后在新的.h文件中加入你的sdram的型号，比如`define sg6a `define den128Mb `define x16 将sdr文件添加到仿真模型，下面是仿真的初始化部分的运行结果。 # Note : Cyclone I

  3. 所属分类：硬件开发

    • 发布日期：2018-10-07
    • 文件大小：12288
    • 提供者：u013608300

  1. 数字分接复用器的HDL设计

  2. 本文设计了一个E1接口的数字分接复用器，其主要功能是将接收端收到的8.448Mbps的E2信号转换为四路2.048Mbps的标准E1信号，在发送端将这四路E1信号再转换为原来的E2信号。在Quartus Ⅱ开发环境下，采用自顶向下的设计方法，完成了系统各模块的Verilog HDL语言编写以及结果的Modelsim仿真。最后，在各模块功能分别实现的基础上，对此数字分接复用器的顶层模块进行了设计、仿真和分析。

  3. 所属分类：其它

    • 发布日期：2018-10-14
    • 文件大小：4194304
    • 提供者：qq_38286212

  1. fpga与门电路仿真波形.png

  2. fpga入门：使用quartus||编写verilog hdl代码、采用数据流描述方式实现与门电路功能，并仿真出波形

  3. 所属分类：其它

    • 发布日期：2020-04-29
    • 文件大小：30720
    • 提供者：weixin_47122012

  1. Verilog-HDL基础知识非常好的学习教程.pdf

  2. Verilog HDL是一种应用广泛的硬件描述性语言，是硬 件设计人员和电子设计自动化（ EDA）工具之间的界面。 其主要目的是用来编写设计文件，建立电子系统行为级 的仿真模型。即利用计算机的巨大能力对用Verilog HDL或 VHDL建模的复杂数字逻辑进行仿真，然后再自动综合以生 成符合要求且在电路结构上可以实现的数字逻辑网表 （ Netlist）， 根据网表和某种工艺的器件自动生成具体电 路，然后生成该工艺条件下这种具体电路的延时模型。

  3. 所属分类：硬件开发

    • 发布日期：2020-03-15
    • 文件大小：640000
    • 提供者：liufeng282016

  1. Verilog串口之UART发送模块和仿真程序.rar

  2. 基于 Verilog HDL 编写的 UART 串口发送程序，包含仿真测试程序。 程序说明详见： https://blog.csdn.net/poetryTang/article/details/107611327

  3. 所属分类：硬件开发

    • 发布日期：2020-07-27
    • 文件大小：2048
    • 提供者：poetryTang

  1. Verilog串口之UART接收模块和仿真程序.rar

  2. 基于 Verilog HDL 编写的 UART 串口接收程序，包含仿真测试程序。 程序说明详见： https://blog.csdn.net/poetryTang/article/details/107584964

  3. 所属分类：硬件开发

    • 发布日期：2020-07-27
    • 文件大小：3072
    • 提供者：poetryTang

  1. 基于Matlab与Modelsim的四足机器人步态算法的协同仿真

  2. 首先对液压四足机器人的运动特性进行了研究，选取CPG算法作为控制算法并建立了数学模型，用Matlab实现软件上的仿真，观察各髋关节的输出信号；然后借助Matlab工具HDL Coder将Simulink模型转换为Verilog硬件语言，并在硬件环境下借助Modelsim用VHDL语言进行协同仿真；最后通过输出信号的前后对比验证了算法的有效性。

  3. 所属分类：其它

    • 发布日期：2020-07-26
    • 文件大小：101376
    • 提供者：weixin_38599712

  1. 基于Verilog HDL的UART模块设计与仿真

  2. 通用异步收发器UART常用于微机和外设之间的数据交换，针对UART的特点，提出了一种基于Verilog HDL的UART设计方法。采用自顶向下的设计路线，结合状态机的描述形式，使用硬件描述语言设计UART的顶层模块及各个子模块，从而使整个设计更加紧凑、可靠。同时采用参数化的设计方法，增强系统的可移植性。仿真结果表明，该系统可支持标准异步串行传输RS-232协议，可集成到FPGA芯片中使用。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：83968
    • 提供者：weixin_38709511

  1. Modelsim时序仿真中遇到的三个问题

  2. 由于HDL设计中没有采用复位信号，系统的初始化完全依靠FPGA器件上电后各个寄存器的缺省状态，虽然在QuartusII下进行基于波形激励的时序仿真没有问题，但是针对HDL源代码 的功能仿真无法进行。无奈之下只好尝试对布局布线后的网表进行仿真，网表的功能仿真做对了，在尝试时序仿真时却遇到了几个问题。

  3. 所属分类：其它

    • 发布日期：2020-08-03
    • 文件大小：72704
    • 提供者：weixin_38626928

  1. FPGA设计开发软件ISE使用技巧之：编译与仿真设计工程

  2. 　　本节通过一个具体的实例介绍了ISE下自带仿真工具ISE Simulator的使用。ISE Simulator的特点是可以通过HDL Bencher在图形界面下编辑波形，不需要用户编写测试代码，使用方便。用户也可以在HDL Bencher下完成波形编辑生成测试代码后，调用ModelSim仿真。

  3. 所属分类：其它

    • 发布日期：2020-08-13
    • 文件大小：359424
    • 提供者：weixin_38687199

  1. FPGA验证之功能仿真和时序仿真的区别与方法

  2. 这里我们使用一个波形发生器作为例子，来说明如何使用Modelsim对Quartus II生成的IP Core和相应的HDL文件进行功能仿真和时序仿真。这个例子里面使用到了由Quartus II生成的一个片上ROM存储单元。这种存储单元和RAM一样，都是基本的FPGA片上存储单元，在以后的设计里面会经常使用到。

  3. 所属分类：其它

    • 发布日期：2020-08-09
    • 文件大小：154624
    • 提供者：weixin_38518885

  1. 基于FPGA的FIR数字滤波器设计与仿真

  2. 采用改进并行分布式算法设计了一种16抽头FIR数字低通滤波器，首先用Matlab工具箱中的FDATool设计滤波器系数，然后使用硬件描述语言Verilog HDL和原理图，实现了子模块和系统模块设计，在Matlab与QuartusII中对系统模块进行联合仿真。仿真结果表明，设计系统性能稳定，滤波效果良好，且实用性较强。

  3. 所属分类：其它

    • 发布日期：2020-08-28
    • 文件大小：274432
    • 提供者：weixin_38645379

  1. 一种基于Modelsim FLI接口的协同仿真技术

  2. 协同仿真就是利用仿真工具提供的外部接口，用其它程序设计语言(非HDL语言，如c语言等)编程，用辅助仿真工具进行仿真。Modelsim提供了与c语言的协同仿真接口。以Windows平台为例，用户可通过modelsim提供的c语言接口函数编程，生成动态链接库，由modelsim调用这些动态链接库进行辅助仿真，如图1所示。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：117760
    • 提供者：weixin_38712578
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