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  1. 32位单级先行进位加法器

  2. 有测试文件，代码准确无错。单级先行进位加法器又名局部先行进位加法器（Partial Carry Lookahead Adder）。实现全先行进位加法器的成本太高，一般通过连接一些4或8位的先行进位加法器，形成更多位的局部先行进位加法器。如图4所示为通过级联4个8位的先行进位加法器，构成32位单级先行进位加法器。

  3. 所属分类：硬件开发

    • 发布日期：2020-11-03
    • 文件大小：617472
    • 提供者：qq_45861449

  1. 8位超前进位加法器的数据流建模+层次建模

  2. 参考4位超前进位加法器的8位超前进位加法器数据流建模+层次建模，试用Verilog HDL对其进行建模，有测试文件，代码准确无错。

  3. 所属分类：硬件开发

    • 发布日期：2020-11-03
    • 文件大小：112640
    • 提供者：qq_45861449

  1. 4位超前进位加法器的数据流建模+层次建模

  2. 4位超前进位加法器的数据流建模+层次建模，有测试文件，定义两个辅助函数：进位生成函数，进位传递函数。通常把实现上述逻辑的电路称为进位生成/传递部件 。CLA加法器由“进位生成/传递部件”、“CLA部件”和“求和部件”构成 。

  3. 所属分类：硬件开发

    • 发布日期：2020-11-03
    • 文件大小：399360
    • 提供者：qq_45861449

  1. 4位超前进位加法器的数据流建模

  2. 代码准确可靠。4位超前进位加法器的数据流建模。利用Verilog HDL数据流建模方法建立4位超前进位加法器，并完成仿真和综合

  3. 所属分类：嵌入式

    • 发布日期：2020-11-03
    • 文件大小：390144
    • 提供者：qq_45861449

  1. 模拟技术中的使用仪表放大器的高性能加法器

  2. 随着仪表放大器价格的逐步下滑，它们可以为传统上采用运算放大器的应用提供更高的性能。图1中的运放加法器有一些缺点。首先，输入端为中低输入阻抗，这是由每个信号的输入电阻所决定的。当驱动信号源阻抗较大，或需要设计低阻驱动源时，这种结构会产生增益误差。另外，电路也没有共模抑制能力，因此输入端必须是单端的。最大增益的通道限制了整个系统的性能。一个通道的较高增益会产生较低带宽、较大失真，并增加系统所有通道上的噪声。为限制这些作用，即使低性能的加法器也需要高性能、大带宽的运放。 　　图1，一种采用单

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：106496
    • 提供者：weixin_38634323

  1. EDA/PLD中的高速流水线浮点加法器的FPGA实现

  2. 0  引言 　　现代信号处理技术通常都需要进行大量高速浮点运算。由于浮点数系统操作比较复杂，需要专用硬件来完成相关的操作(在浮点运算中的浮点加法运算几乎占到全部运算操作的一半以上)，所以，浮点加法器是现代信号处理系统中最重要的部件之一。FPGA是当前数字电路研究开发的一种重要实现形式，它与全定制ASIC电路相比，具有开发周期短、成本低等优点。但多数FPGA不支持浮点运算，这使FPGA在数值计算、数据分析和信号处理等方面受到了限制，由于FPGA中关于浮点数的运算只能自行设计，因此，研究浮点加法运

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：203776
    • 提供者：weixin_38749863

  1. 数字加法器电路.pdf

  2. arm专利：数字加法器电路

  3. 所属分类：OS

    • 发布日期：2020-12-01
    • 文件大小：858112
    • 提供者：ppcust

  1. 单片机与DSP中的高速数字串行加法器及其应用

  2. 摘要：与传统加法器相比，数字串行加法器具有工作频率高、占用资源少、设计灵活等优点。介绍了数字串行加法器的原理，说明了该加法器在FPGA上的实现要点及其在匹配滤波器设计中的应用。     关键词：加法器 位并行 数字串行 FPGA 匹配滤波器 与传统ＤＳＰ相比，定制ＤＳＰ具有速度更高、设计灵活、易于更改等优点，常常应用于设计方案和关键算法的验证。 在ＤＳＰ运算中，加法是最常用的。常见的加法器是位并行的（Ｂｉｔ－ｐａｒａｌｌｅｌ），在一个时钟周期内完成加法运算。其速度较高，占用的资源较多。但

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：221184
    • 提供者：weixin_38732454

  1. 嵌入式系统/ARM技术中的一款32位嵌入式CPU的定点加法器设计

  2. 摘要：根据一块32位嵌入式CPU的400MHz主频的要求，结合该CPU五级流水线结构，并借鉴各种算法成熟的加法器，提出了一种电路设计简单、速度快、功耗低、版图面积小的32位改进定点加法器的设计方案，为后续浮点加法器的设计提供了很好的铺垫。 关键词：借鉴 改进 定点 加法器从CPU的指令执行频率上看，算术逻辑单元、程序计数器、协处理器是CPU中使用频率最多的模块，而加法器正是这些模块的核心部件，几乎所有的关键路径都与之有关，因而设计一种通用于这些模块的加法器是整个CPU设计中关键的一步。为此

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：83968
    • 提供者：weixin_38680764

  1. 嵌入式系统/ARM技术中的一款32位嵌入式CPU的定点加法器设

  2. 从CPU的指令执行频率上看，算术逻辑单元、程序计数器、协处理器是CPU中使用频率最多的模块，而加法器正是这些模块的核心部件，几乎所有的关键路径都与之有关，因而设计一种通用于这些模块的加法器是整个CPU设计中关键的一步。为此，笔者根据32位CPU的400MHz主频的要求，结合CPU流水线结构，借鉴各种算法成熟的加法器，提出一种电路设计简单、速度快、功耗低、版图面积小的32位改进定点加法器的设计方案。        1 设计思想       对于高性能CPU中使用的加法器，速度显然是第一位的，所以考

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：272384
    • 提供者：weixin_38727453

  1. 单片机与DSP中的基于PLC的SD加法器在DSP领域中的应用

  2. 摘  要：本文提出了一种以SD(Singed_Digit)数表示的求和计算方法，克服了传统的二进制数表示求和过程中产生的进位对运算速度的限制。并在此基础上应用硬件描述语言(VHDL)设计实现了基于可编程逻辑器件(PLD)的SD加法器，简化了求和运算过程。实验证明，通过这种算法可得到运算速度高、电路结构简单的高速加法器。以满足数字信号处理(DSP)系统的高性能要求。      关键词：PLDSD数表示   SD加法器   DSP         信息社会的标志性产品是电子产品，现

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：172032
    • 提供者：weixin_38602098

  1. Verilog加法器代码

  2. Verilog加法器代码，可以通过Vivado运行

  3. 所属分类：硬件开发

    • 发布日期：2020-12-19
    • 文件大小：190464
    • 提供者：weixin_43074474

  1. 汇编语言单片机----加法器

  2. 加法器的简单描写

  3. 所属分类：教育

    • 发布日期：2020-12-28
    • 文件大小：173056
    • 提供者：weixin_44524455

  1. C#创建简单windows窗体应用（加法器）

  2. 用C#创建一个简单的windows窗体应用，供大家参考，具体内容如下 编译环境，本人用的VS2013。 打开vs2013，新建项目 选择C#，创建windows窗体应用   自定义名称及存储位置 创建完成之后界面 从工具箱中添加控件 找不到工具箱在哪的可能在这里 我们这次要做的是一个加法器首先在加法器上添加好所需要的控件： Button Label TextBox 之后排成自己想要的样子 调整控件属性 单击自己要调整的控件，在vs的右下角会有一个属性窗口，调整属性窗口中外观一栏的

  3. 所属分类：其它

    • 发布日期：2020-12-26
    • 文件大小：405504
    • 提供者：weixin_38551046

  1. 单精度浮点数加法器FPGA实现——（异号相加）

  2. 在上一篇博客单精度浮点数加法器FPGA实现——（同号相加）中笔者介绍了单精度浮点数同号相加的FPGA逻辑实现，本次笔者将继续介绍异号相加的逻辑，下面给出verilog代码： module FP_ADD_diff_oper //不同符号的浮点数据相加 ( input wire MAIN_CLK, input wire [31:0] a, input wire [31:0] b, output wire [31:0] ab ); reg [7:0] pow_a

  3. 所属分类：其它

    • 发布日期：2021-01-07
    • 文件大小：40960
    • 提供者：weixin_38626080

  1. 8bit加法器的UVM验证平台

  2. 基于简单的加法器设计的完整UVM验证平台，包含功能覆盖率和UVM各组件，适合UVM入门学习，代码在vcs环境下仿真使用。

  3. 所属分类：Linux

    • 发布日期：2021-03-26
    • 文件大小：27648
    • 提供者：someque

  1. generic_full_adder_and_subtractor:SystemVerilog中的通用全加法器和减法器-源码

  2. SystemVerilog中的n位全加法器和减法器

  3. 所属分类：其它

    • 发布日期：2021-03-21
    • 文件大小：2048
    • 提供者：weixin_42169971

  1. 基于FPGA的加法器设计.doc

  2. 基于FPGA的加法器设计

  3. 所属分类：嵌入式

    • 发布日期：2021-03-16
    • 文件大小：5120
    • 提供者：m0_53667536

  1. 3-D量子点元胞自动机加法器的设计

  2. 3-D量子点元胞自动机加法器的设计

  3. 所属分类：其它

    • 发布日期：2021-03-12
    • 文件大小：1048576
    • 提供者：weixin_38629206

  1. 4位加法器设计的近似计算

  2. 4位加法器设计的近似计算

  3. 所属分类：其它

    • 发布日期：2021-03-07
    • 文件大小：745472
    • 提供者：weixin_38535808
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