注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 基于delphi程序代码的独立加法器

  2. 使用delphi语言做的加法器，可以独立使用，界面简洁方便快捷实用

  3. 所属分类：Delphi

    • 发布日期：2010-05-06
    • 文件大小：428032
    • 提供者：sunnyxiaoxi

  1. 用DELPHI语言代码制作的加法器

  2. 此加法器用Delphi语言编写，简单好用

  3. 所属分类：Delphi

    • 发布日期：2010-05-06
    • 文件大小：188416
    • 提供者：sunnyxiaoxi

  1. 最简单的asp加法器- asp课件

  2. 一个最简单的asp加法器 让初学者熟悉asp基本语法

  3. 所属分类：C#

    • 发布日期：2010-05-15
    • 文件大小：552
    • 提供者：rongchui2011

  1. 西门子PLC控制的加法器

  2. 本程序是应用西门子s7-200编程软件制作的加法器

  3. 所属分类：专业指导

    • 发布日期：2010-05-18
    • 文件大小：1024
    • 提供者：lnxiaoliang

  1. 带控制端口的加法器 vhdl

  2. 带控制端口的加法器 vhdl请注意: 第1例到第6例的源描述都是从第8例的程序包中 提取出来的,不能单独编译,这些例子的编译与 模拟请参考第8例.

  3. 所属分类：专业指导

    • 发布日期：2010-05-21
    • 文件大小：22528
    • 提供者：hejiaqiang301

  1. EDA技术 实验报告8位二进制加法器设计

  2. EDA技术》实验报告8位二进制加法器设计 EDA技术》实验报告8位二进制加法器设计 EDA技术》实验报告8位二进制加法器设计

  3. 所属分类：专业指导

    • 发布日期：2010-05-21
    • 文件大小：78848
    • 提供者：abc519516

  1. 八位加法器基于VHDL

  2. 八位加法器基于VHDL语言书写 八位加法器基于VHDL语言书写

  3. 所属分类：其它

    • 发布日期：2010-06-04
    • 文件大小：136192
    • 提供者：swp0314

  1. 四位加法器和比较器基于VHDL语言

  2. 四位加法器和比较器基于VHDL语言 四位加法器和比较器基于VHDL语言

  3. 所属分类：其它

    • 发布日期：2010-06-04
    • 文件大小：123904
    • 提供者：swp0314

  1. verilog语言实现32位加法器

  2. 这是用verilog语言实现的32位并行加法器代码，实验可能运行有错误。。。。

  3. 所属分类：其它

    • 发布日期：2010-06-11
    • 文件大小：53248
    • 提供者：zsdxjj

  1. 用移位加法器实现8位乘法器（分模块）

  2. 通过控制模块、数据选择模块、加法器模块、移位模块、锁存模块和上层实体实现，有详细注释

  3. 所属分类：其它

    • 发布日期：2010-07-03
    • 文件大小：330752
    • 提供者：nwpu1686

  1. 运算放大器信号运算电路 加法器 减法器等.doc

  2. 运算放大器信号运算电路 加法器 减法器等.doc 自己找的 还不错，适合长时间没看模电，又要找工作笔试的。

  3. 所属分类：专业指导

    • 发布日期：2010-07-15
    • 文件大小：168960
    • 提供者：open1058

  1. 电子技术基础 加法器及译码显示电路

  2. 电子技术基础 加法器及译码显示电路.。。。。。。。。。。。

  3. 所属分类：专业指导

    • 发布日期：2010-07-15
    • 文件大小：3145728
    • 提供者：fuji116116

  1. 32位加法器 lookahead算法 verilog

  2. 32位加法器 lookahead算法 verilog 先实现4位，再实现4*8=32位

  3. 所属分类：其它

    • 发布日期：2010-08-14
    • 文件大小：2048
    • 提供者：tonypeng030409

  1. 组成原理实验八位二进制加法器

  2. 2． QuartusII的使用 在本次实验中，学会QuartusII软件的使用，然后利用此系统完成： 〈１〉 一位全加器设计 〈２〉 并行八位寄存器设计 组成原理实验八位二进制加法器

  3. 所属分类：专业指导

    • 发布日期：2010-09-18
    • 文件大小：813
    • 提供者：chitu1

  1. verilog编写的四位加法器

  2. 用verilog编写的四位加法器，编程环境是xilinx ise10.1

  3. 所属分类：硬件开发

    • 发布日期：2010-10-16
    • 文件大小：397312
    • 提供者：woaimid

  1. VHDL加法器，全加器

  2. VHDL加法器，需要的拿去，全加，书上手打过来的，很辛苦，需要的顶一下吧

  3. 所属分类：其它

    • 发布日期：2010-10-18
    • 文件大小：1024
    • 提供者：ruisheng536

  1. vc++的加法器设计

  2. vc++的加法器设计

  3. 所属分类：C++

    • 发布日期：2010-11-04
    • 文件大小：263168
    • 提供者：fenous

  1. 四位超前进位加法器（门级描述）

  2. 本代码使用门及描述的四位超前进位加法器，简单易懂！

  3. 所属分类：专业指导

    • 发布日期：2010-11-04
    • 文件大小：1024
    • 提供者：BWL0123456789

  1. 四位超前进位加法器Verilog HDL

  2. 四位超前进位加法器包括代码，输出值，输出波形，心得体会等。

  3. 所属分类：其它

    • 发布日期：2010-11-04
    • 文件大小：82944
    • 提供者：BWL0123456789

  1. 数字逻辑bcd码加法器

  2. 数字逻辑课程作业 利用BCD码实现加法器

  3. 所属分类：专业指导

    • 发布日期：2010-11-16
    • 文件大小：173056
    • 提供者：anyu2008
« 1 23 4 5 6 7 8 9 10 ... 50 »