注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 基于FPGA的结构改进型(2，1，4)维特比译码器

  2. 在资源受限的处理器中实现高性能的Viterbi译码算法是近年来研究的热点。基于XC6SLX16-2CSG324型FPGA处理器，在资源有限情况下，为兼顾Viterbi译码时延与资源消耗的问题，提出了一种结构改进算法。在传统Viterbi译码算法基础上，首先通过最大限度地预定义存储路径度量值的寄存器，达到控制路径度量值的目的，其次采用步进式幸存路径信息存储结构，完成幸存路径信息的存储，简化译码器硬件实现复杂度，减小译码时延和资源消耗。通过ISE Design Suite 14.7平台，对回溯深度为

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：572416
    • 提供者：weixin_38597889

  1. 基于BIST的编译码器IP核测试

  2. 基于IP核复用的SOC，其IP核类型和来源都不相同，即使已验证好的IP核在集成时也不能确保不出差错。IP核被集成到SOC后，其输入输出端口也嵌入到SOC，原本可测的端口失去了原有的可控性和可观测性，变得不可测。因此人们一直寻求有效的测试验证技术。本文给出了基于内建自测试方法(BIST)，在设计编译码器IP核的同时，考虑其测试外壳设计，以期提高IP核可测性。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：174080
    • 提供者：weixin_38548421

  1. 多码率QC-LDPC译码器设计与实现

  2. 低密度奇偶校验码（LDPC）是目前最有效的差错控制手段之一，而其中准循环LDPC 码（QC-LDPC）应用最为广泛。提出了一种通用的多码率QC-LDPC 译码器设计方法，并在FPGA 上完成了实现和测试。测试结果表明，该多码率译码器在资源占用不超过2 种码率译码器资源之和的前提下能够有效支持至少3 种码率；且工作时钟在110 MHZ 时，固定迭代次数为16 次，该译码器的吞吐率能保持在110 Mb/s 以上。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：222208
    • 提供者：weixin_38637580

  1. DSP中的并行流水结构的RS255/RS233译码器设计方案

  2. RS码是多进制BCH码，是一种兼有纠正随机错误和突发错误能力的性能优越的循环码，它已被多个国内外标准所采用，极大的改善了通信系统的性能。目前，由于系统传输速度的要求，提高RS译码速度变得非常重要，采用得比较多的设计方法是并行处理和流水线设计。影响译码速度最关键的模块是求解关键方程模块。 　　近年来，关于RS（255，223）码译码器实现的算法得到了广泛的关注，但这些算法的实现速度都不太快，并且占用硬件资源也较多；而一些占用硬件资源较少的算法速度却很慢。这里给出基于ME算法的8倍并行设计方案，该方

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：281600
    • 提供者：weixin_38689027

  1. DSP中的QPSK解调器/FEC译码器--CQT6020 CASP

  2. CommQuest公司的DBS CQT6020 CASP是一款单片QPSK解调/FEC译码器，设计用于机顶盒（见图1）。CQT6020含有从模拟L波段调谐器输出至MPEG输送分离器输入之间的所有功能，这包括双ADC、QPSK解调器、Viterbi译码器、Reed-Solomon译码器和能量消散功能。CQT6020支持世界上最主要的广播系统--数字视频广播（DVB-S）ETS300 421和数字卫星系统（DSS），使得机顶盒制造厂家用单一前端接收机设计即可用在两种DVB-S和DSS系统中。  

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：75776
    • 提供者：weixin_38723699

  1. 嵌入式系统/ARM技术中的LCD TV视讯译码器的设计和实现

  2. 视讯译码器（Video Decoder）是LCD TV控制板（Controller Board）上的核心组件之一，并且技术难度较高，必须对视讯技术有所掌握才易切入；市场目前还是国外厂商的天下。除此之外，也有厂商将控制板上其它功能的组件整合在一起，这些组件包括解交错扫描仪（De-interlacer）和缩放控制器（Scalar），组成一颗功能强大的单芯片，例如Pixelworks、Genesis、Trident和Philips,近几年陆续推出SOC产品。 　　一般来说，台湾厂商在视讯技术的发展较

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：125952
    • 提供者：weixin_38724919

  1. 通信与网络中的基于FPGA的卷积码译码器的方案

  2. 卷积码是深度空间通信系统和无线通信系统中常用的一种差错控制编码。它克服了分组码由于以码块为单位编译码而使分组间的相关信息丢失的缺点。（2，1，8）卷积码在2G、3G通信系统中得到了广泛的运用。CDMA/IS-95系统的前向信道[3]、CDMA20001x的前反向链路都使用了生成多项式为（561，753）码率为1/2的（2，1，8）卷积码。针对目前卷积码译码器占用资源较多，最高工作频率较低的缺点，本文设计了一种新的基于FPGA的（2，1，8）卷积码译码器。该译码器工作频率高，输出时延小，占用资源少

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：123904
    • 提供者：weixin_38624519

  1. 模拟技术中的显示译码器设计的步骤、技巧及案例分析

  2. 显示译码器是数字电子技术组合逻辑电路中一个很重要的器件，在数字电子技术应用中不可缺少，特别是在信息技术数字化的今天，其应用越来越广泛，但在组织开展科技创新和电子设计制作竞赛活动中，学生在设计制作抢答器、记分器、记时器等电子产品时，总是对如何准确设计出符合功能要求的显示译码器胸中无数，本文对此问题进行了分析与研究。 　　1 显示译码器的功能和种类 　　实现译码功能的逻辑电路就是译码器。译码是编码的逆过程，数字化系统中，任何信息或数据，无论是文字、数字，还是符号或图形，在监测、控制、传输时都要转

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：197632
    • 提供者：weixin_38602098

  1. 短帧Turbo译码器的FPGA实现

  2. Turbo码虽然具有优异的译码性能，但是由于其译码复杂度高，译码延时大等问题，严重制约了Turbo码在高速通信系统中的应用。因此，如何设计一个简单有效的译码器是目前Turbo码实用化研究的重点。本文主要介绍了短帧Turbo译码器的FPGA实现，并对相关参数和译码结构进行了描述。1几种译码算法比较Turbo码常见的几种译码算法中，MAP算法[1][3]具有最优的译码性能。但因其运算过程中有较多的乘法和指数运算，硬件实现很困难。简化的MAP译码算法是LOG-MAP算法和MAX-LOG-MAP算法，它

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：265216
    • 提供者：weixin_38616330

  1. WIMAX LDPC码译码器的FPGA实现

  2. 设计了基于TDMP-NMS算法的码率码长可配置LDPC码译码器，支持WIMAX标准LDPC码的译码。 通过插入最短的额外时钟周期，使得更新后的节点信息得到了及时利用。采用一种工作于增量模式的基于填充算法的桶形移位寄存器结构，实现了对该标准中576、768、1152、2304 4种码长LDPC 码译码的支持。结果表明所设计的译码器完全能满足WIMAX标准对数据吞吐率的要求。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：269312
    • 提供者：weixin_38693476

  1. 数字电路中显示译码器设计的分析与研究[图]

  2. 针对显示译码器设计时，输入、输出变量难以确定的问题，提出了功能解析和变量关联设计法。显示译码器

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：152576
    • 提供者：weixin_38733597

  1. 数字电路中显示译码器设计的分析与研究

  2. 针对显示译码器设计时，输入、输出变量难以确定的问题，提出了功能解析和变量关联设计法。显示译码器输出经驱动器使显示器工作，输出变量的多少和状态取决于显示器的种类，输入变量的多少和状态与输出显示结果有关。研究表明，显示译码器输入变量的位数，n与输出显示结果的个数N之间满足2n=N或2n-1 。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：150528
    • 提供者：weixin_38501826

  1. DSP中的基于EPM3128的HDB3编译码器的实现

  2. 摘要： 数字基带信号的传输是数字通信系统的一个重要组成部分， H DB3 编码是数字基带信号传输中常用的传输码型。本文介绍了HDB3 编码规则， 提出了一种基于EPM3128 实现编译码的方法， 该方法具有成本低、电路简单、执行速度快、升级方便等特点。同时由于CPLD 可重复编程的特点， 可以对它进行在线修改， 便于设备的调试和运行。此编译码器已经过实际测试， 运行稳定可靠， 可用于实际电路中。 　　0   引 言 　　数字基带信号的传输是数字通信系统的重要组成部分。 　　在数字基带传输系

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：408576
    • 提供者：weixin_38558186

  1. 基于FPGA的卷积码编译码器

  2. 摘要：基于卷积码的编译码原理，使用VHDL语言和FPGA芯片设计并实现了(2，1，3)卷积码编译码器。其中译码器设计采用“截尾”的Vite-rbi译码算法，在支路量度计算、路径量度和译码路径的更新与存储以及判决与

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：303104
    • 提供者：weixin_38748718

  1. EDA/PLD中的基于FPGA的RS（255，239）编译码器设计

  2. RS（Reed-Solomon）编码是一种具有较强纠错能力的多进制BCH编码，其既可纠正随机错误，又可纠正突发错误。RS编译码器广泛应用于通信和存储系统，为解决高速存储器中数据可靠性的问题，文中提出了RS编码的实现方法，并对编码进行了时序仿真。仿真结果表明，该译码器可实现良好的纠错功能。 　　RS（Reed-Solomon）码是差错控制领域中的一种重要线性分组码，既能纠正随机错误，又能纠正突发错误，且由于其出色的纠错能力，已被NASA、ESA、CCSDS等空间组织接受，用于空间信道纠错。本文研

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：362496
    • 提供者：weixin_38729269

  1. EDA/PLD中的基于FPGA的Viterbi译码器设计及实现

  2. 卷积码是广泛应用于卫星通信、无线通信等各种通信系统的信道编码方式。Viterbi算法是一种最大似然译码算法。在码的约束度较小时，它比其它概率译码算法效率更高、速度更快，译码器的硬件结构比较简单。随着可编程逻辑技术的不断发展，其高密度、低功耗、使用灵活、设计快速、成本低廉、现场可编程和反复可编程等特性，使FPGA逐步成为Viterbi译码器设计的最佳方法。项目目的是用FPGA实现一个Viterbi译码器。 　　一、译码器功能分析 　　译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：211968
    • 提供者：weixin_38707061

  1. BCH编译码器的FPGA设计及SoPC验证

  2. 针对NAND Flash应用，完成了并行化BCH编译码器硬件设计。采用寄存器传输级硬件描述语言，利用LFSR电路、计算伴随式、求解关键方程、Chien搜索算法等技术方法完成了BCH编译码算法在FPGA上的硬件实现。相比于传统串行实现方案，采用并行化实现提高了编译码器的速度。搭建了基于SoPC技术的嵌入式验证平台，在Nios处理器的控制下能快速高效地完成对BCH编译码算法的验证，具有测试环境可配置、测试向量覆盖率高、测试流程智能化的特点。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：283648
    • 提供者：weixin_38529239

  1. 基于改进的分层译码算法的QC-LDPC译码器设计

  2. 对空间数据系统委员会（CCSDS）推荐的QC-LDPC码进行了研究，给出了改进的分层译码算法。基于改进的分层译码算法设计部分并行结构QC-LDPC译码器，译码速率较快,适合应用需求，并通过仿真验证所设计的译码器的性能。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：362496
    • 提供者：weixin_38694299

  1. 基于FPGA的指针反馈式低功耗Viterbi译码器设计

  2. 为了满足复杂的无线通信系统功耗以及性能要求，提出并设计了一种指针反馈式Viterbi译码器。该译码器使相邻时刻的各状态转移满足单向一对一指向关系，并根据传统译码器初始译码状态从状态0延伸的特点，通过每一时刻不断更新的状态指针指向当前时刻译码路径状态，同时输出译码结果。算法仿真以及FPGA和CMOS综合结果表明，该译码器功耗降低60%，译码延时小，并且在信噪比较高的情况下有很好的译码性能，特别适用于约束长度大、译码状态数多的情况。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：401408
    • 提供者：weixin_38596093

  1. 多码率、多码长LDPC译码器的设计与实现

  2. 针对IEEE802.16e标准，基于层译码算法（TDMP）提出了一种适用于多码率、多码长的LDPC码译码器结构。该译码器采用半并行化和流水线设计，可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE工具进行综合仿真，使用的FPGA芯片为Virtex4-xc4vfx12-sf363-12，最大工作频率为170.278 MHz，译码吞吐量可达到128.77 Mb/s。最后，通过搭建软硬件协同验证平台验证设计的正确性，并将验证的结果与Matlab仿真结果进行了对比。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：256000
    • 提供者：weixin_38552305
« 1 2 ... 8 9 10 11 12 1314 15 16 17 18 ... 50 »