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搜索资源列表

  1. 38译码器驱动数码管电路图

  2. 使用38译码器来驱动数码管来节省IO端口 （1）什么是38译码器？ 38译码器有3个输入端口A、B、C和8个输出端口Y0-Y7。由输入端口控制输出端口的值 （2）为什么要使用38译码器 回想之前的驱动动态数码管的时候，一个段码端口控制显示的数字，一个com端口控制哪个......

  3. 所属分类：其它

    • 发布日期：2020-07-18
    • 文件大小：46080
    • 提供者：weixin_38722329

  1. BCD七段数码管译码器电路图

  2. BCD七段数码管译码器电路图 分段式显示器(LED数码管)由7条线段围成8型，每一段包含一个发光二极管。外加正向电压时二极管导通，发出清晰的光，有红、黄、绿等色。只要按规律控制各发光段的亮、灭，就可以显示各种字形或符号。 图4 - 17(a)是共阴式LED数码管......

  3. 所属分类：其它

    • 发布日期：2020-07-18
    • 文件大小：40960
    • 提供者：weixin_38663193

  1. 基于FPGA的RS(255，239)编译码器

  2. RS(Reed—Solomon)编码是一种具有较强纠错能力的多进制BCH编码，其既可纠正随机错误，又可纠正突发错误。RS编译码器广泛应用于通信和存储系统，为解决高速存储器中数据可靠性的问题，文中提出了RS编码的实现方法，并对编码进行了时序仿真。仿真结果表明，该译码器可实现良好的纠错功能。

  3. 所属分类：其它

    • 发布日期：2020-07-31
    • 文件大小：273408
    • 提供者：weixin_38677260

  1. 基于BIST的编译码器IP核测试

  2. 绍了用于IP核测试的内建自测试方法(BIST)和面向测试的IP核设计方法,指出基于IP核的系统芯片(SOC)的测试、验证以及相关性测试具有较大难度,传统的测试和验证方法均难以满足。以编译码器IP核为例,说明了基于BIST的编译码器IP核测试的基本实现原理和具体实现过程,通过加入测试外壳实现了对IP核的访问、隔离和控制,提高了IP核的可测性。

  3. 所属分类：其它

    • 发布日期：2020-07-27
    • 文件大小：88064
    • 提供者：weixin_38538224

  1. MAP译码器嵌入式状态信息存储机制设计

  2. 本文介绍了MAP译码器嵌入式状态信息存储机制设计，提出了嵌入式度量存储(ESMS)

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：77824
    • 提供者：weixin_38504417

  1. 基于FPGA的卷积码译码器的方案

  2. 本文基于FPGA技术设计了一种（2，1，8）卷积码的硬判决维特比译码器。该译码器以FPGA片内的寄存器作为路径度量和幸存路径的存储单元，经分析得出了路径度量单元的最小位宽，有效降低了对芯片资源的消耗。采用截短译码算法，降低了硬件的复杂度。采取了一种巧妙的方法实现了译码器的启动过程单元。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：74752
    • 提供者：weixin_38560502

  1. 显示译码器设计的步骤、技巧及案例分析

  2. 显示译码器是数字电子技术组合逻辑电路中一个很重要的器件，在数字电子技术应用中不可缺少，特别是在信息技术数字化的今天，其应用越来越广泛，但在组织开展科技创新和电子设计制作竞赛活动中，学生在设计制作抢答器、记分器、记时器等电子产品时，总是对如何准确设计出符合功能要求的显示译码器胸中无数，本文对此问题进行了分析与研究。

  3. 所属分类：其它

    • 发布日期：2020-08-12
    • 文件大小：153600
    • 提供者：weixin_38683930

  1. 维特比译码器的设计-经典

  2. 本文在综合了国内外近年来在维特比译码算法以及相关实现技术研究进展的基础上，从降低复杂度和功耗的角度，自主独立完成了维特比译码器行为级设计，并下载到Xinlix公司的Virtxell系列xcZvl000器件中，经验证功能正确。

  3. 所属分类：其它

    • 发布日期：2020-08-19
    • 文件大小：192512
    • 提供者：weixin_38550722

  1. 集成显示译码器及其应用

  2. 文章简单介绍了集成显示译码器及其应用

  3. 所属分类：其它

    • 发布日期：2020-08-18
    • 文件大小：65536
    • 提供者：weixin_38675341

  1. 译码器及其应用指导书

  2. 译码器及其应用指导书 包含原理、电路图 1.掌握中规模集成译码器的逻辑功能和使用方法。 2.验证74LS138的逻辑功能。 3.熟悉CC4511和数码管的使用。

  3. 所属分类：其它

    • 发布日期：2020-08-17
    • 文件大小：588800
    • 提供者：z_1966

  1. 基于FPGA的RS(255，239)编译码器设计及实现方法

  2. RS编译码器广泛应用于通信和存储系统，为解决高速存储器中数据可靠性的问题，文中提出了RS编码的实现方法，并对编码进行了时序仿真。仿真结果表明，该译码器可实现良好的纠错功能。

  3. 所属分类：其它

    • 发布日期：2020-08-27
    • 文件大小：399360
    • 提供者：weixin_38628310

  1. 数字电路中显示译码器的设计分析

  2. 导读： 针对显示译码器设计时，输入、输出变量难以确定的问题，提出了功能解析和变量关联设计法。显示译码器输出经驱动器使显示器工作，输出变量的多少和状态取决于显示器的种类，输入变量的多少和状态与输出显示结果有关。

  3. 所属分类：其它

    • 发布日期：2020-08-26
    • 文件大小：146432
    • 提供者：weixin_38547151

  1. 基于FPGA的Viterbi译码器设计及实现

  2. Viterbi算法是一种最大似然译码算法。在码的约束度较小时，它比其它概率译码算法效率更高、速度更快，译码器的硬件结构比较简单。随着可编程逻辑技术的不断发展，其高密度、低功耗、使用灵活、设计快速、成本低廉、现场可编程和反复可编程等特性，使FPGA逐步成为Viterbi译码器设计的最佳方法。项目目的是用FPGA实现一个Viterbi译码器。

  3. 所属分类：其它

    • 发布日期：2020-08-26
    • 文件大小：281600
    • 提供者：weixin_38715831

  1. 多码率、多码长LDPC译码器的设计与实现

  2. 针对IEEE802.16e标准，基于层译码算法（TDMP）提出了一种适用于多码率、多码长的LDPC码译码器结构。该译码器采用半并行化和流水线设计，可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE工具进行综合仿真，使用的FPGA芯片为Virtex4-xc4vfx12-sf363-12，最大工作频率为170.278 MHz，译码吞吐量可达到128.77 Mb/s。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：259072
    • 提供者：weixin_38655309

  1. 基于FPGA的指针反馈式低功耗Viterbi译码器设计

  2. 为了满足复杂的无线通信系统功耗以及性能要求，提出并设计了一种指针反馈式Viterbi译码器。该译码器使相邻时刻的各状态转移满足单向一对一指向关系，并根据传统译码器初始译码状态从状态0延伸的特点，通过每一时刻不断更新的状态指针指向当前时刻译码路径状态，同时输出译码结果。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：403456
    • 提供者：weixin_38535364

  1. 基于FPGA的DSC高速译码器设计及实现

  2. 采用易于FPGA实现的归一化最小和算法，通过选取合适的归一化因子，将乘法转化成移位和加法运算。在高斯白噪声信道下，仿真该译码算法得出最佳的译码迭代次数，并结合Xilinx XC7VX485T资源确定量化位数。然后基于该算法和这3个参数设计了一种全新的、高速部分并行的DSC译码器。该译码器最大限度地实现了译码效率、译码复杂度、FPGA资源利用率之间的平衡，并在Xilinx XC7VX485T芯片上实现了该译码器，其吞吐率可达197 Mb/s。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：378880
    • 提供者：weixin_38640150

  1. 结构优化的维特比译码器的实现方案

  2. 针对维特比译码器译码过程中速度制约的问题，设计了一种结构优化的维特比译码器。该结构通过蝶形单元的直通互连，使得在状态转移过程中不需要对路径度量值进行大范围存储，简化了路径度量值的存储与读取逻辑。并且可以根据不同的应用要求灵活配置蝶形处理单元的复用次数。最后，结合FPGA平台，利用Verilog硬件描述语言和Vivado软件对译码器进行设计与实现。综合实现结果表明，该译码器占用1 564个LUT单元，能够在100 MHz系统时钟下进行有效译码。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：801792
    • 提供者：weixin_38553466

  1. 用于秩亏MIMO系统的球形译码器研究

  2. 球形译码（SD）拥有可变复杂度，传统的固定复杂度球形译码器（FSD）并不适用于秩亏（NT>NR）多输入多输出（MIMO）系统。为了克服这些难题，在新的预处理算法的基础上，提出用于秩亏MIMO系统的稳健固定复杂度球形译码器（RFSD-s）。在处理没有或有噪声信息时，建议分别使用迫零技术的RFSD（RFSD-ZF）和使用了最小均方误差技术的FSD（FSD-MMSE）。为了减少RFSD-ZF的计算复杂度，引进一个简化版的RFSD-ZF（SRFSD-ZF），在性能上与前者别无二致。仿真结果表明，该

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：501760
    • 提供者：weixin_38557757

  1. 高速率低延时Viterbi译码器的设计与实现

  2. 在Vitebi译码器的实现中，由于路径存储方式的不同分为回溯和寄存器交换模式，效果是延时与资源消耗一般只能二取其一，互为矛盾。采取3～6长度的RE-寄存器交换，混合回溯模式，极大地减少了回溯时间，并减少了路径存储空间需求，付出的代价是每ACS增加2～5 LUT；再结合其他Viterbi译码器优化算法，如分支度量一次计算，每ACS查找——即4选1等措施，实现了高吞吐量(340 Mb/s)、低延时、低资源消耗的全并行Viterbi译码器。

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：373760
    • 提供者：weixin_38738783

  1. 一种低存储容量Turbo码译码器结构设计及FPGA实现

  2. 为满足高性能低功耗无线通信的要求，基于反向重算和线性估算的Turbo码译码器结构，通过改变其前向状态度量的存储方式，提出了一种低存储容量的低功耗译码器结构设计方案，并给出了FPGA实现结构。结果表明，与已有的Turbo码译码器结构相比，本设计的译码器结构使存储容量降低了65%，译码性能与Log-MAP算法接近；并且在25 MHz、50 MHz、75 MHz、100 MHz、125 MHz频率下，较传统的译码器结构相比，动态的存储容量功耗均下降50%左右，而总功耗分别降低了4.97%、8.78%、

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：812032
    • 提供者：weixin_38748718
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