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搜索资源列表

  1. （2,1,3）维特比译码器

  2. （2,1,3）卷积码的维特比译码器，使用VHDL硬件描述语言，在Altera公司的Quartus II开发环境下实现的。里面是完整的工程，打开就能运行，给输入序列就能实现译码。具有一定的纠错性能。

  3. 所属分类：硬件开发

    • 发布日期：2013-02-20
    • 文件大小：2097152
    • 提供者：caoyan1990

  1. 卷积码译码器设计.pdf

  2. 关于卷积码译码器设计的文档,含有verilog HDL 代码.

  3. 所属分类：Android

    • 发布日期：2013-03-06
    • 文件大小：199680
    • 提供者：pfeng005

  1. 实验四、译码器和数据选择器

  2. 关于译码器和数据选择器的实验课程 着重三八译码器和四选一、双四选一的数据选择器实际应用

  3. 所属分类：专业指导

    • 发布日期：2013-03-31
    • 文件大小：475136
    • 提供者：guangming153

  1. 第20章 曼彻斯特编码器与译码器设计.pdf

  2. 第20章 曼彻斯特编码器与译码器设计.pdf 曼彻斯特编码（Manchester Code），也叫做相位编码，是一个同步时钟编码技术，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码常用在以太网媒介系统中。

  3. 所属分类：嵌入式

    • 发布日期：2013-05-04
    • 文件大小：186368
    • 提供者：hanweiwallywang

  1. verilog实现3_8译码器

  2. 用verilog实现3——8译码器，经测试可用

  3. 所属分类：硬件开发

    • 发布日期：2013-05-07
    • 文件大小：678
    • 提供者：liangzai5

  1. Matlab的卷积码译码器的设计与仿真.doc

  2. Matlab的卷积码译码器的设计与仿真

  3. 所属分类：其它

    • 发布日期：2013-05-13
    • 文件大小：1028096
    • 提供者：u010600566

  1. verilog HDL描述38译码器

  2. EDA技术，verilogHDL描述的38译码器，完全根据真值表编写，并成功验证

  3. 所属分类：软件测试

    • 发布日期：2013-05-24
    • 文件大小：692
    • 提供者：u010818680

  1. vb译码器简单译码器

  2. vb译码器。就是vb译码器。。懂的人都懂

  3. 所属分类：C/C++

    • 发布日期：2013-06-06
    • 文件大小：8192
    • 提供者：u010977381

  1. 哈夫曼编、译码器的实验程序

  2. 利用该程序可以容易实现哈夫曼编、译码器的编译

  3. 所属分类：专业指导

    • 发布日期：2008-09-13
    • 文件大小：106496
    • 提供者：tomghammmmm

  1. 3-8译码器

  2. 3-8译码器

  3. 所属分类：嵌入式

    • 发布日期：2013-07-25
    • 文件大小：575
    • 提供者：gt86095296

  1. 74HC138译码器

  2. 本资源是38译码器的说明书！可以查看38译码器的经典应用电路。

  3. 所属分类：其它

    • 发布日期：2013-10-31
    • 文件大小：187392
    • 提供者：u010031944

  1. 4-16译码器 verilog语言

  2. verilog编写的4—16译码器。译码电路

  3. 所属分类：硬件开发

    • 发布日期：2013-12-01
    • 文件大小：805
    • 提供者：u012340443

  1. VHDL七段译码器

  2. VHDL七段译码器，输入二进制代码，通过译码器，能够直接在数码管上显示

  3. 所属分类：硬件开发

    • 发布日期：2013-12-11
    • 文件大小：726
    • 提供者：u013115986

  1. 译码器74HC138中文资料.doc

  2. 译码器74HC138中文资料，译码器74HC138中文资料

  3. 所属分类：其它

    • 发布日期：2013-12-20
    • 文件大小：152576
    • 提供者：u013223597

  1. 3-8译码器，4选1多路选择器，Verilog HDL实验，华中科技大学

  2. 3-8译码器，4选1多路选择器，Verilog HDL实验，华中科技大学

  3. 所属分类：专业指导

    • 发布日期：2014-03-08
    • 文件大小：185344
    • 提供者：wangchenmin_

  1. 800Mbps准循环LDPC码译码器的FPGA实现

  2. 本文提出了一种适用于准循环低密度校验码的低复杂度的高并行度译码器架构。通常准循环低密度校验码不适于设计有效的高并行度高吞吐茸译码器。我们通过利用准循环低密度校验码的奇偶校验矩阵的结构特点，将其转化为块 准循环结构，从而能够并行化处理译码算法的行与列操作。使用这个架构，我们在Xilinx Virtex-5 LX330 FPGA上实现了(8176，7154)有限几何LDPC码的译码器，在15次迭代的条件下其译码吞吐量达到800Mbps。

  3. 所属分类：硬件开发

    • 发布日期：2014-03-09
    • 文件大小：591872
    • 提供者：sunnyapi163com

  1. 基于VHDL汉明码编码器与译码器的设计与实现

  2. 毕业设计中对于VHDL语言汉明码编码器与译码器的设计与实现的加深

  3. 所属分类：网络基础

  1. 维特比译码器

  2. 维特比译码器，卷积码编码器的译码，Matlab编写，亲测通过

  3. 所属分类：其它

    • 发布日期：2014-05-22
    • 文件大小：2048
    • 提供者：stoneballking

  1. 优先译码器

  2. 优先译码器 verilog代码 硬件资源

  3. 所属分类：硬件开发

    • 发布日期：2014-06-02
    • 文件大小：2048
    • 提供者：yan363282186

  1. 5-32译码器连接方法

  2. 当时想了好久才知道5-32译码器是如何连接的，共享一下吧

  3. 所属分类：教育

    • 发布日期：2014-06-03
    • 文件大小：102400
    • 提供者：u012916438
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