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搜索资源列表

  1. 哈夫曼编码译码器，并附有实验报告

  2. 学生写的哈夫曼编码译码器，并附有实验报告

  3. 所属分类：其它

    • 发布日期：2010-09-09
    • 文件大小：245760
    • 提供者：sensenmrchen

  1. RS译码器的研究与实现(论文)

  2. RS译码器的研究与实现RS译码器的研究与实现RS译码器的研究与实现

  3. 所属分类：专业指导

    • 发布日期：2010-10-01
    • 文件大小：1048576
    • 提供者：yangzcc

  1. verilog编写的三八译码器

  2. verilog编写的三八译码器，编程环境是xilinx ise10.1

  3. 所属分类：硬件开发

    • 发布日期：2010-10-16
    • 文件大小：325632
    • 提供者：woaimid

  1. 赫夫曼编译码器设计

  2. 赫夫曼编译码器设计赫夫曼编译码器设计

  3. 所属分类：其它

    • 发布日期：2008-03-09
    • 文件大小：6144
    • 提供者：heliachou

  1. LDPC译码器的ImpulseC编程设计

  2. LDPC译码器的ImpulseC编程设计

  3. 所属分类：其它

    • 发布日期：2010-11-04
    • 文件大小：267264
    • 提供者：c1051001629

  1. EDA实验 作业 课程设计，用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟

  2. 用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟的VHDL语言设计

  3. 所属分类：交通

    • 发布日期：2010-11-11
    • 文件大小：2097152
    • 提供者：ssolriu

  1. Verilog HDL BCD七段译码器

  2. Verilog HDL 组合逻辑电路的设计——BCD七段译码器

  3. 所属分类：专业指导

    • 发布日期：2010-11-16
    • 文件大小：1024
    • 提供者：qiaoyaxing

  1. 4-16译码器VHDL语言设计

  2. 4-16译码器VHDL语言设计， library ieee; use ieee.std_logic_1164.all; entity cjg4_16 is port(DATA:in std_logic_vector(3 downto 0); EN :in std_logic; Y:out std_logic_vector(15 downto 0)); end entity cjg4_16; architecture arch1 of cjg4_16 is begin process(en,da

  3. 所属分类：其它

    • 发布日期：2010-11-16
    • 文件大小：1024
    • 提供者：hjf881122

  1. VHDL实现3-8译码器

  2. 此工程实现了3-8译码器的编译与封装！编译的过程中未出现错误和警告，欢迎使用！

  3. 所属分类：专业指导

    • 发布日期：2010-12-02
    • 文件大小：90112
    • 提供者：goodboy0801

  1. 实验一 七段数码显示译码器

  2. 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。但为了简化过程，首先完成7段BCD码译码器的设计。如图3-1作为7段BCD码译码器，输出信号LED7S的7位分别接如图3-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b

  3. 所属分类：C

    • 发布日期：2010-12-08
    • 文件大小：377856
    • 提供者：XUQIWEN1

  1. 译码与译码器 数字逻辑

  2. 译码与译码器 译码与译码器 数字逻辑 数字逻辑 数字逻辑

  3. 所属分类：专业指导

    • 发布日期：2010-12-11
    • 文件大小：1048576
    • 提供者：xiaochun2012

  1. 基于VHDL的编码器与译码器的设计与实现

  2. 这是一个EDA平台下，以VHDL语言设计的编码器译码器的实现，内附截图 是一个完整的课程设计报告，实现仿真效果。。

  3. 所属分类：嵌入式

    • 发布日期：2010-12-28
    • 文件大小：133120
    • 提供者：liaoyihui326

  1. 数电实验——七段译码器源代码（VHDL）

  2. 数电实验——七段译码器源代码（VHDL）

  3. 所属分类：专业指导

    • 发布日期：2011-01-06
    • 文件大小：627
    • 提供者：sd501

  1. 3-8译码器verilog 代码

  2. eda入门级设计，本实例是3-8译码器verilog 代码，可综合！

  3. 所属分类：硬件开发

    • 发布日期：2011-03-15
    • 文件大小：81920
    • 提供者：tele114

  1. Verilog编写的入门级3-8译码器设计与实现.

  2. Verilog编写的入门级3-8译码器设计与实现。适合有需要理解译码器的哥们

  3. 所属分类：硬件开发

    • 发布日期：2011-03-28
    • 文件大小：174080
    • 提供者：pengli1575

  1. 三八译码器及D触发器

  2. 本设计主要利用VHDL进行三八译码器和D触发器的可编程程序设计，利用MAX+plusⅡ进行程序模拟仿真。

  3. 所属分类：专业指导

    • 发布日期：2011-04-22
    • 文件大小：87040
    • 提供者：goodbest0

  1. FPGA S1_24yima_EP1C6_24译码器

  2. S1_24yima_EP1C6_24译码器S1_24yima_EP1C6_24译码器S1_24yima_EP1C6_24译码器

  3. 所属分类：其它

    • 发布日期：2011-04-24
    • 文件大小：38912
    • 提供者：luguo000

  1. FPGA S1_38yima_EP1C6_38译码器

  2. FPGA S1_38yima_EP1C6_38译码器FPGA S1_38yima_EP1C6_38译码器FPGA S1_38yima_EP1C6_38译码器

  3. 所属分类：其它

    • 发布日期：2011-04-24
    • 文件大小：38912
    • 提供者：luguo000

  1. ASK编码器与译码器

  2. 用VHDL语言实现的ASK编码器与译码器电路

  3. 所属分类：电信

    • 发布日期：2011-05-07
    • 文件大小：290816
    • 提供者：Coldplay_qf

  1. 基于FPGA单片机的24译码器

  2. 24译码器，基于FPGA单片机的24译码器

  3. 所属分类：C++

    • 发布日期：2011-05-09
    • 文件大小：205
    • 提供者：mbl9284
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