源程序 VHDL 电子时钟 1. 10进制计数器设计与仿真 （1）10进制计数器VHDL程序 --文件名：counter10.vhd。 --功能：10进制计数器，有进位C --最后修改日期：2004.3.20 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter10 is Port ( clk : in st
RZI码编码器设计与实现以COP2000实验仪和FPGA实验板为硬件平台，采用Xilinx foundation f3.1设计工具和COP2000仿真软件，设计实现3/16RZI码编码器，将输入的的数字序列变成3/16RZI码输出，总电路图有D触发器及其一些逻辑门电路组成，整体有两级的芯片组成，逻辑门电路和触发器等逻辑部件组成的电路将给定的输入数字序列按3/16RZI码输出的电路。3/16RZI码是输入的二进制数为一时全部为高，输入二进制数为零时有3/16为高，其余全部为低。
